Uso de un FET GaAS en un amplificador de 40 W para aplicaciones de estación base

Uso de un FET GaAS en un amplificador de 40 W para aplicaciones de estación base

Por: Anatronic S.A.  30/05/2007
Categorías: Componentes Electrónicos

Descripción del circuito: La circuitería de esta nota de aplicación ofrece al ingeniero RF un diseño robusto straight-forward para un amplificador push-pull de 40 W. Como consecuencia de la linealidad inherente de la configuración push-pull, el diseño está especialmente indicado para aplicaciones PCS, que requieren linealidad y eficiencia.La linealidad necesaria se obtiene con un mínimo de componentes y sintonización y es posible operar sobre toda la banda de PCS de 1930 – 1990 MHz. Además, se ha logrado un rendimiento CDMA ACP más que aceptable con una potencia de salida de 6 W.Ventajas de un circuito push-pull.Los dispositivos que trabajan en la configuración push-pull tienen diversas ventajas inherentes con respecto a modelos Clase A single-ended, incluyendo aumento de eficiencia energética, facilidad matching, gracias al uso de dos dispositivos de puerta más pequeña, y simetría push-pull que minimiza la distorsión. Componentes del amplificador PCS de 40 W. Los elementos del circuito RF de amplificador de 40 W son el FET GaAs de 40 W Eudyna FLL400IP, dos chip balun SHOSIN y varios condensadores y resistencias montados en un sustrato dieléctrico. Descripción del dispositivo FLL400IP-2El FLL400IP-2 utiliza un par de FET GaAs de potencia de puerta Au de 20 W que se conectan DC y RF en una configuración push-pull con el encapsulado IP Eudyna. Las redes de compartimiento de impedancia se usan para incrementar las propias impedancias de entrada y salida y facilitar la sintonización de tarjeta de circuito. Los FET de puerta Au de 0.8 µm tienen un MTTP inigualable para una temperatura de +125 °C. Los chip transistores y el encapsulado IP ha sido optimizados para ofrecer una resistencia térmica extremadamente baja (típica de 1.2 °C / W). Además, el encapsulado IP se encuentra herméticamente sellado para aplicaciones en entornos adversos. Descripción del balun y material de tarjeta, El diseño del amplificador lineal de 40 W presentado aquí es fruto del uso de chip balun SOSHIN GSC371-BAL2000 y un sustrato dieléctrico Rogers RO3010. Todos estos componentes empleados se encuentran disponibles comercialmente. Incluso si no se requiere un tamaño demasiado pequeño, se puede utilizar un material menos dieléctrico sin provocar una degradación de las prestaciones. Topología del circuito bias DCAl usar FET GaAs de potencia, es necesario tener en cuenta los siguientes aspectos de la operación del dispositivo: inestabilidad de baja frecuencia, VSWR fuera de banda y limitación de corriente de puerta directa al trabajar con niveles elevados de drive RF. Inestabilidad de baja frecuenciaLos VSWR fuera de banda, junto con la ganancia y elevada potencia de señal del FET GaAs, inducen a crear inestabilidad a bajas frecuencias. Esto puede mostrarse en forma de oscilaciones de poca frecuencia que podrían destruir el dispositivo. La construcción rugerizada del FLL400IP-2 y el compartimiento interno reducen esta posibilidad. No obstante, es importante tomar algunas precauciones básicas. La primera cautela elemental es desacoplar adecuadamente las redes de bias de puerta y flujo. Esto se debe realizar en varios rangos de frecuencia. Para contrarrestar esta inestabilidad, es necesario el uso de condensadores de tantalio en miniatura de 10 µF. En el rango de frecuencia HF, se pueden emplear chip cerámicos de 0.1 µF o condensadores radiales. Finalmente, para el desacoplamiento VHF / UHF son muy adecuados los condensadores de chip cerámico de 1000 pF. Damping fuera de bandaLas redes de damping resistivo suelen ser empleadas para garantizar que los dispositivos están terminados adecuadamente con frecuencias fuera de banda. Esto es particularmente importante en el caso de circuitos que usen baluns, ya que a menudo reaccionan esas frecuencias fuera de banda. El circuito de damping más sencillo para amplificadores de banda estrecha se compone de un transformador de línea de elevada impedancia de un cuarto de longitud de onda terminado con una resistencia para cortocircuito RF.Con frecuencias 'en banda', la línea de transmisión de elevada impedancia y un cuarto de longitud de onda asegura que la resistencia no se verá afectada por las prestaciones del circuito; mientras que en frecuencias fuera de banda, la red reduce la ganancia y ofrece compartimiento resistivo, contribuyendo así a "estabilizar la oscilación".Emplazando este circuito damping cerca del transistor, se podrá utilizar como una red bias y un elemento pre-compartido RF, combinando tres funciones en una sola circuitería.Protección de corriente de puertaBajo enormes condiciones de drive de señal, el diodo de puerta Schottky-barrier del FET GaAs será dirigido por una conducción directa. Si la corriente asociada es demasiado alta, el efecto térmico consecuente permite gradualmente la fusión de la puerta y degrada la acción del transistor. Para limitar la corriente de diodo de puerta bajo el drive de tensión RF, es habitual utilizar una resistencia serie en el circuito bias de puerta. Un incremento en las cargas de corriente provoca una caída de voltaje superior en la resistencia y disminuye la oscilación de tensión en la puerta. Por este motivo, se debe elegir concienzudamente el valor de resistencia.Una resistencia demasiado alta reduce la eficiencia de potencia añadida del amplificador, limitando la escapada de voltaje RF, mientras que una resistencia demasiado baja provoca una degradación a largo plazo del transistor y acorta el MTTF.Adaptación RF con dispositivos push-pullParámetros RF de FLL400IP-2La banda de frecuencia PCS conjuga impedancias de fuente y carga para optimizar el rendimiento ACP CDMA como se observa en la siguiente tabla. Las condiciones bias asociadas con estas impedancias son Vds = 12 V e Ids = 2 A.Diseño y simulación de circuito, para los propósitos de simulación, el chip balun SOSHIN se representa como un balun de línea de transmisión de un cuarto de longitud onda. Su compartimiento 'en banda' es muy similar por lo que se convierte en una buena aproximación. El rendimiento fuera de banda es bastante diferente, por lo que se debe prestar mucha atención para evitar las oscilaciones causadas por las resonancias de balun. Los transformadores de línea acoplada de un cuarto de longitud de onda se usan para compartir la impedancia de salida de balun, Z0 / 2, para conjugar la mitad de la impedancia óptima Z*s / 2, en caso de compartimiento de entrada, y ZL* / 2 para compartimiento de salida. Sintonización de circuito de gran señal, para obtener unos resultados óptimos, hay que realizar cierta 're-sintonización', en particular con respecto al circuito de salida. La ganancia inversa, S12, del dispositivo FLL400IP-2 de 40 W es suficientemente alta para requerir esta 're-sintonización' del circuito de entrada, una vez que la salida ha cambiado. No obstante, el pre-compartimiento y la topología del circuito de línea acoplada dotan de la mejor sintonización posible. Además, hay que tener muy en cuenta que hay diferencias entre la sintonización óptima para ofrecer una eficiencia de potencia añadida y la de CDMA o IMD. Resultados, el amplificador fue sintonizado para AVP CDMA a 1960 MHz con una potencia de salida de 37.5 dBm y Vdsq igual a 12 V e Idsq de 2 A. De esta forma, no hubo que realizar cambios en las mediciones CDMA e IMD. La fuente de señal CDMA era un sistema HP MCSS con 64 canales, mientras que ACP fue medido utilizando el método 'Delta Marker' con un ancho de banda de resolución de 30 KHz y un ancho de banda de vídeo de 100 Hz.Con estos datos, parece claro que IMD se ha mejorado con el mayor biasing Isdq, incluso con sintonización RF fija. Además, se logra una magnífica eficiencia de coste.Para ofrecer un rendimiento óptimo para un punto bias específico, tanto la sintonización RF como la impedancia de interface de antena se deben ajustar. Disipación de calor, aunque esta nota de aplicación no se refiere al proceso de diseño térmico, éste desempeña una función crucial para lograr una operación fiable del amplificador de potencia. Pero como cada aplicación tiene unos requerimientos exclusivos de tamaño, construcción y condiciones ambientales, el diseño térmico correrá a cargo del usuario.

Fuente: http://www.hotfrog.es/Empresas/Anatronic_589398/Uso-de-un-FET-GaAS-en-un-amplificador-de-40-W-para-aplicaciones-de-estacion-base-1813
Asignatura: EES
Nombre: María José Nieto Cárdenas

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JFET data sheet specifications

LF353 Wide Bandwidth Dual
JFET Input Operational Amplifier

General Description
   These devices are low cost, high speed, dual JFET input operational amplifiers with an internally trimmed input offset voltage (BI-FET IITM technology). They require low supply
current yet maintain a large gain bandwidth product and fast slew rate. In addition, well matched high voltage JFET input devices provide very low input bias and offset currents.
   The LF353 is pin compatible with the standard LM1558 allowing designers to immediately upgrade the overall performance of existing LM1558 and LM358 designs. These amplifiers may be used in applications such as high speed integrators, fast D/A converters, sample and hold circuits and many other circuits requiring low input offset voltage, low input bias current, high input impedance, high slew rate and wide bandwidth. The devices also exhibit low noise and offset voltage drift.

Features
- Internally trimmed offset voltage 10 mV
- Low input bias current 50pA
- Low input noise voltage 25 nV/0Hz
- Low input noise current 0.01 pA/0Hz
- Wide gain bandwidth 4 MHz
- High slew rate 13 V/ms
- Low supply current 3.6 mA
- High input impedance 1012X
- Low total harmonic distortion AVe10, k0.02%
RLe10k, VOe20Vpbp, BWe20 Hz-20 kHz
- Low 1/f noise corner 50 Hz
- Fast settling time to 0.01% 2 ms

Absolute Maximum Ratings
If Military/Aerospace specified devices are required, please contact the National Semiconductor Sales Office/Distributors for availability and specifications.
Supply Voltage 18V
Power Dissipation (Note 1)
Operating Temperature Range 0ºC to a70ºC
Tj(MAX) 150ºC
Differential Input Voltage 30V
Input Voltage Range (Note 2) 15V
Output Short Circuit Duration Continuous
Storage Temperature Range -65ºC to +150ºC
Lead Temp. (Soldering, 10 sec.) 260ºC
Soldering Information
Dual-In-Line Package
Soldering (10 sec.) 260ºC
Small Outline Package
Vapor Phase (60 sec.) 215ºC
Infrared (15 sec.) 220ºC
See AN-450 "Surface Mounting Methods and Their Effect on Product Reliability'' for other methods of soldering surface mount devices.
ESD Tolerance (Note 7) 1700V

Application Hints
   These devices are op amps with an internally trimmed input offset voltage and JFET input devices (BI-FET II). These JFETs have large reverse breakdown voltages from gate to
source and drain eliminating the need for clamps across the inputs. Therefore, large differential input voltages can easily be accommodated without a large increase in input current.
   The maximum differential input voltage is independent of the supply voltages. However, neither of the input voltages should be allowed to exceed the negative supply as this will
cause large currents to flow which can result in a destroyed unit.
   Exceeding the negative common-mode limit on either input will force the output to a high state, potentially causing a reversal of phase to the output. Exceeding the negative common-mode limit on both inputs will force the amplifier output to a high state. In neither case does a latch occur since raising the input back within the common-mode range again puts the input stage and thus the amplifier in a normal operating mode.
   Exceeding the positive common-mode limit on a single input will not change the phase of the output; however, if both inputs exceed the limit, the output of the amplifier will be
forced to a high state.
   The amplifiers will operate with a common-mode input voltage equal to the positive supply; however, the gain bandwidth and slew rate may be decreased in this condition.
When the negative common-mode voltage swings to within 3V of the negative supply, an increase in input offset voltage may occur.
Each amplifier is individually biased by a zener reference which allows normal circuit operation on 6V power supplies. Supply voltages less than these may result in lower gain bandwidth and slew rate. The amplifiers will drive a 2 kX load resistance to 10V over the full temperature range of 0ºC to a70ºC. If the amplifier is forced to drive heavier load currents, however, an increase in input offset voltage may occur on the negative voltage swing and finally reach an active current limit on both positive and negative swings.

Fuente: http://www.datasheetcatalog.net/es/datasheets_pdf/L/F/3/5/LF353.shtml
Asignatura: EES
Nombre: María José Nieto Cárdenas

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JFET Amplifier

JFET Amplifier

   So far we have looked at the Bipolar type amplifiers and especially the Common Emitter
amplifier, but small signal amplifiers can also be made using Field Effect Transistors or FET's. These devices have the advantage over bipolar devices of having an extremely high input impedance along with a low noise output making them very useful in amplifier circuits using very small signals. The design of an amplifier circuit based around a JFET (n-channel FET for this example) or even a MOSFET is exactly the same principle as that for a bipolar device and for a Class A amplifier as we looked at in the previous tutorial. A suitable Quiescent point still needs to be found for the correct biasing of the amplifier circuit with amplifier configurations of Common Source, Common Drain and Common Gate available for FET devices. In this tutorial we will look at the JFET Amplifier as a common source amplifier
as this is the most widely used design. Consider the Common Source JFET Amplifier circuit below.



Common Source JFET Amplifier
   The circuit consists of an N-channel JFET, but the device could also be an equivalent N-channel Depletion-mode MOSFET as the circuit diagram would be the same, just a change in the FET. The JFET Gate voltage Vg is biased through the potential divider network set up by resistors R1 and R2 and is biased to operate within its saturation region which is equivalent to the active region of the BJT. The Gate biasing voltage Vg is given as:

   Note that this equation only determines the ratio of the resistors R1 and R2, but in order to take advantage of the very high input impedance of the JFET as well as reducing the power dissipation within the circuit, we need to make these resistor values as high as possible, with values in the order of 1 to 10MΩ being common.
   The input signal, (Vin) is applied between the Gate terminal and 0v with the Drain circuit containing the load resistor, Rd. The output voltage, Vout is developed across this load resistance. There is also an additional resistor, Rs included in the Source lead and the same Drain current also flows through this resistor. When the JFET is switched fully "ON" a voltage drop equal to Rs x Id is developed across this resistor raising the potential of the Source terminal above 0v or ground level. This voltage drop across Rs due to the Drain current provides the necessary reverse biasing condition across the Gate resistor, R2. In order to keep the Gate-source junction reverse biased, the Source voltage, Vs needs to be higher than the gate voltage, Vg. This Source voltage is therefore given as:

  Then the Drain current, Id is also equal to the Source current, Is as "No Current" enters the Gate terminal and this can be given as:

   This potential divider biasing circuit improves the stability of the common source JFET circuit when being fed from a single DC supply compared to that of a fixed voltage biasing circuit. Both Resistor, Rs and Capacitor, Cs serve basically the same function as the Emitter resistor and capacitor in the Common Emitter Bipolar Transistor amplifier circuit, namely to provide good stability and prevent a reduction in the signal gain. However, the price paid for a stabilized quiescent Gate voltage is that more of the supply voltage is dropped across Rs.

   The basic circuit and characteristics of a common source JFET amplifier are very similar to that of the Common Emitter amplifier. A DC load line is constructed by joining the two points relating to the Drain current, Id and the supply voltage, Vdd intersecting the curves at the Q-point as follows.

JFET Amplifier Characteristics Curves

  As with the Common Emitter circuit, the DC load line produces a straight line equation whose gradient is given as: -1/(Rd + Rs) and that it crosses the vertical Id axis at a point equal to Vdd/(Rd + Rs). The other end of the load line crosses the horizontal axis at a point equal to Vdd. The actual position of the Q-point on the DC load line is determined by the mean value of Vg which is biased negatively as the JFET as a depletion-mode device. Like the bipolar common emitter amplifier the output of the Common Source JFET Amplifier is 1800 out of phase with the input signal.
   One of the main disadvantages of using Depletion-mode JFET is that they need to be negatively biased. Should this bias fail for any reason the Gate-source voltage may rise and become positive causing an increase in Drain current resulting in failure of the Drain voltage, Vd. Also the high channel resistance, Rds(on) of the JFET, coupled with high quiescent steady state Drain current makes these devices run hot so additional heatsink is required. However, most of the problems associated with using JFET's can be greatly reduced by using enhancement-mode MOSFET devices instead.

Fuente: http://www.electronics-tutorials.ws/amplifier/amp_3.html
Asignatura: EES
Nombre: María José Nieto Cárdenas

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Fabricación de JFET

Fabricación de JFET

   Un FET de canal n se fabrica por el proceso de elaboración de un bipolar. La capa epitaxial que constituía el colector del BJT ahora se convierte en el canal n del JFET. Como se ve en la figura 4.3 las islas aisladas se difunden en la capa epitaxial n para separar los dispositivos individuales. La región de puerta p+ es implantada ó difundida en el canal n y se crece una tenue capa de oxido. Luego se recubre toda la oblea con SiO2. El enmascarado y corrosión definen las superficies de contacto para los terminales. Las regiones n+ se implantan debajo de las regiones de los contactos de drenaje y de fuente para tener unos buenos contactos óhmicos. Seguidamente se recubre el todo con una capa de aluminio y con una ultima mascara se perfilan las interconexiones deseadas. El proceso se completa eliminando por corrosión el aluminio en exceso.

Figura Nº 4.3 Fabricación y Estructura del Transistor de Unión de Efecto de Campo

Descripción de la forma de fabricación del JFET con tecnología planar.
   Sobre un sustrato de semiconductor tipo p se hace la máscara fotolítica correspondiente de manera de dejar expuesta sólo la parte a eliminar. Luego se inyecta el ácido que corroe la zona de interés. Se lava el ácido y se deposita el material tipo n para hacer el canal. Se tapa la zona del canal con material fotolítico y se procede a quitar el material n sobrante. Se tapa la zona donde no se quiere dopar en exceso con impurezas pentavalentes y luego se satura el ambiente con la impureza correspondiente con temperatura y tiempo controlados para regular la profundidad de la difusión.
   Luego se hace lo propio con el material de dopado trivalente (tipo p), se orada, se agrega por evaporación del silicio dopado con impurezas tipo p y si hace falta se agregan impurezas.
   Luego de quitar el material fotolítico, se hace la máscara adecuada para depositar
el aluminio que formará los contactos.

VENTAJAS Y DESVENTAJAS DEL FET
         Las ventajas del FET se pueden resumir como sigue:
1.  Son dispositivos sensibles a la tensión con alta independencia. Como esta independencia de entrada es considerablemente mayor que la de los BJT, se prefieren los FET a los BJT para la etapa de entrada a un amplificador multietapa.
2.  Los FET generan un nivel de ruido menor que los BJT.
3.  Los FET son más estables con la temperatura que los BJT.
4.  Los FET son , en general, más fáciles de fabricar que los BJT, pues suelen requerir menos pasos de enmascaramiento y difusiones. Es posible fabricar un mayor número de dispositivos en un circuito integrado ( es decir, se puede obtener una densidad de empaque mayor ).
5.  Los FET se comportan como resistores variables controlados por tensión para valores pequeños de tensión drenaje a fuente.
6.  La alta impedancia de entrada de los FET les permite almacenar carga el tiempo suficiente para permitir su utilización como elementos de almacenamiento.
7.  Los FET de potencia pueden disipar una potencia mayor  y conmutar corrientes grandes.

         Existen varias desventajas que limitan la utilización de los FET en algunas aplicaciones:
1.  Los FET exhiben una respuesta en frecuencia pobre debido a la alta capacitancia de entrada.
2.  Algunos tipos de FET presentan una linealidad muy pobre.
3.  Los FET se pueden dañar al manejarlos debido a la electricidad estática.

Fuente:
http://www.edutecne.utn.edu.ar/microelectronica/04-Fabricacion%20del%20FET.pdf
http://www.alipso.com/monografias/transistores_efecto_de_campo/
Asignatura: EES
Nombre: María José Nieto Cárdenas

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Modelo de pequeña señal del FET

Modelo de pequeña señal del FET

   El analisis en ac de una configuracion fet requiere que se desarrolle un modelo de pequeña señal. Un componente muy importante del modelo hara evidente que un voltaje de ac aplicado a las terminales de entrada de la puerta a la fuente controla el nivel de corriente del drenaje a la fuente.
 Un voltaje en dc de la compuerta a la fuente controla el nivel de la corriente drenaje mediante una relacion conocida como la ecuacion de shockley ID=IDSS(1-VGS/VP)2. el cambio en la corriente del colector que se obtendra de un cambio en el voltaje de la compuerta a la fuente se puede determinar utilizando el factor de transconductancia gm de la siguiente manera:

   El prefijo trans que se aplica a gm en la tertminologia indica que se establece una relacion entre las cantidades de salida y entrada. se selecciono la palabra raiz conductancia debido a que gm se determina por la relacion del voltaje a la corriente similar a la relacion que define la conductancia de un resistor G=1/R=I/V

ecuacion 9.2

Determinacion grafica de gm
   Si ahora se examinan las caracteristicas de transferencia de la figura 9.1 se encuentra que gm es en realidad la pendiente de las caracteristicas en el punto de operacion.

  Esto es, al seguir la curvatura de las caracteristicas de transferencia, resulta bastante claro que la pendiente, y por lo tanto gm se incrementa cuando se pasa desde VP a IDSS o dicho en otras palabras cuando VGS se acerca a 0V, se incrementa la magnitud de gm.


La ecuacion 9.2 indica que gm puede determinarse en cualquier punto Q sobre las caracteristicas de tranferencia con solo seleccionar un incremento finito en VGS(O en ID) cercano al punto Q y luego encontrar el cambio correspondiente en ID(OVG respectivamente). Los cambios que se obtienen en cada cantidad se sustitutyen despues de la ecuacion 9.2 para calcular gm.

Impedancia de entrada Zi del FET
   La impedancia de entrada de todos los fet disponibles en el mercado es lo suficientemente grande para suponer que las terminales de entrada son similares a un circuito abierto. en forma de ecuacion:

   Asi como para un JFET un valor practico de 10^9 ohm(1000Mohm) es un valor caracteristico.

Impedancia de salida Zo del FET
   La impedancia de salida de los FET es similar en magnitud a la de los BJT convencionales. En las hojas de especificaciones de los FET la impedancia de salida aparece normalmente como Yos con las unidades de us. El parametro Yos es un componente de un circuito equivalente de admitancia y el subindice o significa un parametro de salida de la red y s la terminal de la fuente a la cual esta asignada en el modelo. En forma de ecuacion:

   Con base en la figura 9.6 puede definirse la impedancia de salida como la pendiente de la curva horizontal caracteristica en el punto de operacion. mientras mas horizontal sea la curva mayor sera la impedancia de salida. cuando la curva es perfectamente horizontal, se tendra la situacion ideal pues sera la impedancia de salida infinita esta es una aproximacion
que se utiliza. en forma de ecuacion:

ecuacion 9.12

   Observe que al aplicar la ecuacion 9.2 el voltaje VGS permanece constante cuando se calcula rd. Esto se logra dibujando una linea recta aproximada a la linea VGS en el punto de operacion. Luego se selecciona un AVDS o AID y se mide la otra cantidad para utilizarse en la ecuacion.

Circuito Equivalente en ac del FET
   Una vez presentados y discutidos los parametro importantes de un circuito equivalente ac, puede construirse un modelo para el transistor FET en el dominio de ac. El control de Id mediante Vgs se encuentra incluido con una fuente de corriente gmVgs conectado desde el drenaje a la fuente como se muestra en la figura 9.8. La fuente de corriente tiene su flecha apuntando del drenaje hacia la fuente para establecer un cambio de fase de 180° entre los voltajes de salida y de entrada como sucedera con la operacion real.


   La impedancia de entrada esta representada por el circuito abierto en las terminales de entrada y la impedancia de salida por medio del resistor rd desde el drenaje hacia la fuente.
Observese que el voltaje fuente se representa ahora mediante Vgs (subindices en minuscula) para distinguirlo de los niveles dc. Ademas la corriente es comun tanto para los circuitos de entrada como de salida, mientras que las terminales de compuerta y el drenaje solo estan en "contacto" mediante la fuente de corriente controlada gmVgs.
En las situaciones donde se ignora rd (se supone que es lo suficientemente grande respecto a los otros elementos de la red como para aproximarla por medio de un circuito abierto) el circuito equivalente es una fuente de corriente cuya magnitud se controla por medio de la señal Vgs y el parametro gm, el cual claramente representa un dispositivo controlado por voltaje.

Fuente: "Electrónica, Teoria de Circuitos" Robert Boylestad, 6º Edicion.
Asignatura: EES
Nombre: María José Nieto Cárdenas

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Polarización de los FET

Polarización de los FET

   EL JFET tiene el inconveniente de que la tensión VGS debe ser negativa en un NJFET (positiva en un PJFET) que exige unos circuitos de polarización característicos para este tipo de dispositivos. En este apartado únicamente se presentan dos de los circuitos más utilizados: polarización simple (figura 1.17), se utiliza una fuente de tensión externa para generar una VGS<0, y autopolarización (figura 1.18), la caída de tensión en la resistencia RS debida a ID permite generar una VGS<0.







Modelo de pequeña señal para transistores FET
   El circuito equivalente de pequeña señal de un transistor FET se puede obtener por métodos análogos a los utilizados en transistores bipolares. Sin embargo, al ser dispositivos controlados por tensión, el modelo bipuerta más adecuado es el de parámetros {Y}, ya que relacionan las corrientes de salida con tensiones de entrada. La figura 2.17 representa el modelo de pequeña señal de un FET constituido por dos parámetros: gm, o factor de admitancia, y rd, o resistencia de salida o resistencia de drenador. Esta notación es la más extendida para describir estos parámetros, aunque algunos fabricantes utilizan la notación en parámetros {Y} o {G}, denominando yfs o gfs a gm, e yos^-1 o gos^-1 o ross a rd.   
   Estos parámetros dependen de la corriente de polarización del transistor (ID), y el fabricante proporciona las curvas que permiten extraer sus valores en diferentes condiciones de polarización. A continuación se describe con más detalle los parámetros gm y rd.


Factor de admitancia gm. Se define este parámetro como

ecuacion 2.28

   En un JFET, gm se puede extraer a partir de la ecuación analítica del transistor en la región de saturación que relaciona la ID con la VGS, definida por

ecuacion 2.29

   En la ecuación 2.28, gm es un parámetro definido por cociente de incrementos que se pueden aproximar por derivadas, de forma que aplicando esta definición a la ecuación 2.29 y resolviendo se obtiene que

Resistencia de salida o de drenador rd. Se define como

Factor de amplificación µ. Relaciona los parámetros gm y rd de la siguiente manera

   Las definiciones gráficas de gm y rd se encuentran en las figuras 2.18.a y 2.18.b. Las gráficas de la figura 2.19, extraídas de las hojas de características proporcionadas por el fabricante, muestran la variación de estos parámetros con la ID para un JFET típico.



Modelo de alta frecuencia de transistores FET
   El análisis en alta frecuencia de los amplificadores FET es similar al realizado para transistores bipolares. Los condensadores que limitan la frecuencia de operación de un FET son: capacidad puerta-fuente o Cgs, capacidad puerta-drenador o Cgd, y capacidad drenador-fuente o Cds; generalmente Cgs >> Cgd, Cds. En la figura 3.15.a se indica el modelo de pequeña señal y alta frecuencia para transistores FET. Por conveniencia, los fabricantes miden las capacidades de un FET en condiciones de cortocircuito a través de tres capacidades: Ciss o capacidad de entrada con salida cortocircuitada, Coss o capacidad de salida con entrada cortocircuitada, y Crss o capacidad de retroalimentación. Estas capacidades varían con la tensiones de polarización; por ejemplo, en la gráfica 3.15.b se indica el valor de estas capacidades en función de VDS. La relación entre ambos tipos de capacidades es la siguiente

   El efecto Miller descrito en un E-C también se produce en la configuración fuente-común de la figura 3.16.a. Como se puede observar en el circuito equivalente de pequeña señal de la figura 3.16.b, el terminal puerta de un FET no está aislado del de drenaje, sino que están conectados a través de Cgd. Según el teorema de Miller, esa capacidad puede descomponerse en dos: (1-Av)Cgd. y (1-1/Av)Cgd., siendo Av=–gmRD||rd. Despreciando la
segunda capacidad que se suma a Cds, se observa que debido al efecto Miller se incrementa notablemente la capacidad de entrada (Ci) de puerta del FET. Al ser ésta la capacidad dominante, la frecuencia de corte superior viene dada como

   La determinación de la ƒH para el amplificador de la figura 3.17.a en donde el transistor JFET trabaja en la configuración drenador-común se puede realizar a partir del circuito de equivalente en alta frecuencia indicado en la figura 3.17.b. El análisis de este circuito no es simple y es preciso recurrir a las técnicas empleadas en el circuito de la figura 3.12. El resultado sería





Fuente: "Electrónica Básica para Ingenieros" Gustavo A. Ruiz Robredo, 1º Edicion
Asignatura: EES
Nombre: María José Nieto Cárdenas

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Voltage-variable resistor

Voltage-variable resistor

  
   The channel of a FET, whether JFET or MOST, is a region of semiconductor material whose depth, and hence resistance, can be controlled by the gate-source voltage. This is the essence of a voltage-variable resistor (VVR) or voltagecontrolled resistor (VCR) which, for example, can be placed in either the series or shunt arm (or both) of a potential divider to perform a voltage-controlled attenuator function. Alternatively, the VVR can be connected in the emitter circuit of a series feedback amplifier to control the a.c. voltage gain.


   FET channel conduction is bidirectional but not necessarily symmetrical about the origin of the output characteristic. In the ohmic region the output characteristic exhibits significant curvature and it is evident that, for approximately linear behaviour and low distortion, the signal voltage amplitude (VDS) across the channel must be restricted to several tens of millivolts.
   Equation 7.3 clearly illustrates the dependence of d.c. channel resistance (RDS) on both VGS and VDS but, if the control voltage can be modified to include an appropriate VDS-dependent term, RDS would then be linearized. Consider the circuit of Fig. 7.12 in which a resistor R1 is connected between the control voltage source (VC) and the FET gate; also R2 is connected between drain and gate providing some feedback of VDS to the gate. For this circuit

which is independent of VDS! The minimum drain-source resistance (RDSO) at VC=0, is given by Equation 7.6 as

Several constraints imposed by this circuit are recognized:
1. The control sensitivity has been halved due to the feedback.
2. To achieve maximum variation of resistance, R1 and R2 should be high in value since the total resistance across the source and drain terminals of the VVR is RDS in parallel with (R1+R2).
3. Also, the source terminal of the FET must be at a fixed potential (for example, earth potential) unless the control voltage source can float with the signal.

FET switches
   Due to the ease with which FETs can be turned OFF and ON they have wide application both as shunt and series switches. A typical example of the application of a discrete FET shunt switch is to discharge a capacitor; a multiplicity of such switches are used in digital-to-analogue and analogue-to-digital converters. A series switch normally is used as a transmission gate to conditionally connect a signal from one part of a circuit or system to another. In some devices an ON resistance as low as 1O can be achieved but, since such devices are physically large with a correspondingly high capacitance, their switching speed is rather limited. Smaller devices with ON resistances in the range 50 to 200 ohm can be switched much faster (tens of nanoseconds or less).

Shunt switch
   First, considering an n-channel depletion FET, the ON state (RDS=RDSO) is readily achieved by making VGS=0 V. To turn OFF the switch, VGS must be taken more negative than the most negative signal excursion of source or drain by at least the magnitude of the pinch-off voltage (Vp) or threshold voltage (VTH).
   Now, for an n-channel enhancement MOST the switch is OFF if VGS=0 V. To turn ON the switch, VGS must be driven positive by an amount (certainly exceeding VTH) limited by the gate breakdown voltage. For p-channel devices, the polarity of the gate voltage simply is reversed.

Series switch
   Controlling the ON and OFF states of an enhancement device used as a series switch is straightforward. Provided that the gate breakdown voltage is not exceeded in either direction, the ON state is achieved (for an n-channel MOST) by driving the gate to a high positive potential; for the OFF state, the gate is taken more negative than the most negative signal excursion.

   Controlling an n-channel depletion FET in a series switch configuration is rather more complex: the gate control voltage must float with the signal to achieve a constant ON resistance and, in the case of an n-channel JFET, the gate must not be forward biased. A simple circuit which automatically provides the correct turn-ON gate voltage is shown in Fig. 7.13.
   If the control voltage (VC) is driven above the input voltage (Vin), the diode is reverse biased and the resistor (R), connected between gate and source, establishes VGS=0 V— the ON state. If VC is taken negative (at least |Vp| below Vin), the diode conducts pulling the gate negative with respect to the source and turning OFF the switch.

   The value of R is not critical but, if too high, the turn-ON time of the switch is long and, if too low, a significant load may be placed on the input and control circuitry.
FET switches have the advantage over their BJT counterparts in that they have no equivalent of the offset voltage VCE(sat). The FET channel is resistive; as there are no junctions in the conducting path, the voltage developed across an ON FET switch is the product of RDSO and the current flowing.


Fuente: "Transistor Circuit Techeniques" J.G. Ritchie, Third Edition
Asignatura: EES
Nombre: María José Nieto Cárdenas

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FET amplifiers

FET amplifiers

   FETs are particularly useful as low-noise devices in high input resistance amplifiers.
Before we consider amplifier circuits, the biasing of a FET must be investigated.
In this treatment, an n-channel (depletion) JFET is assumed but the techniques
described are applicable equally to p-channel and to enhancement devices.

Biasing
   Although shunt feedback biasing can be employed, the consequent reduction of
input resistance destroys one of the major assets of FETs in amplifier circuits. To
preserve a very high input resistance the following techniques may be used.
   Voltage bias. In the basic common-source configuration of Fig. 7.8a the source is
connected directly to earth and the gate-source voltage is established by connecting
the gate via a high-valued resistor (RG) to a negative supply voltage (VGG). If the
gate leakage current (IGSS) is zero,
           VGS=VGG

which is the equation of a bias line shown superimposed on the transfer characteristic
limits in Fig. 7.8b. Owing to spread of the characteristic (Vp and IDSS), the quiescent
drain current (IDS) is subject to wide variation from device to device, ranging from
IDS(min) to IDS(max) as shown. At temperatures where the voltage dropped across RG
due to IGSS is significant, the bias line equation is modified to

which introduces a further variability of bias current.


Automatic (or self) bias. As in BJT biasing, in order to aid bias stability, a resistor
R(s) can be introduced into the source lead (Fig. 7.9a). Again the gate is returned
to a voltage supply (VGG) via resistor RG.
The bias line equation is now

and is shown plotted against the transfer characteristic in Fig. 7.9b; its slope is -1/
RS. Several observations can be made. First, considering the case where VGG=0 V
and assuming IGSS=0, it is evident that, due to the finite slope of the bias line
compared with that in the voltage bias circuit, the difference between the maximum
and minimum limits of quiescent IDS is reduced. Second, for the same design value
of drain current, if VGG is taken positive and RS correspondingly increased, the
spread of bias current around its nominal value becomes smaller at the expense of
a higher voltage drop across RS. The positive gate supply voltage can be derived
by a resistive potential divider between the drain supply (VDD) and earth.
If IGSS is significant, the drain bias current is affected as shown by Equation
7.18 but for a given value of RG (which, in the case of a potential divider, is the
parallel combination of the two resistors) the effect is reduced with increasing RS.
This automatic bias circuit is preferred for biasing FETs whether n-channel or
p-channel, depletion or enhancement. For common-source operation, RS must be
capacitively decoupled otherwise the series negative feedback reduces the signal
voltage gain.



Current sources
   Like a BJT, a FET biased in common-source behaves as a current source with a
moderately high output resistance (rds). If gate and source are connected together,
the drain current is IDSS provided that |VDS| is greater than |Vp| or |VTH|. A much
higher output resistance is achieved when an undecoupled source resistor RS is
included; in this case IDS is less than IDSS. Since in a d.c. current source circuit no
a.c. signal is applied to the gate, the gate resistor (RG) may be made a short-circuit.
Prove that the a.c. output resistance of a FET biased with an undecoupled source
resistor RS is

Temperature stability
   JFET transfer characteristics are temperature dependent but exhibit the curious
phenomenon of a certain (IDS, VGS) point being independent of temperature.
Unfortunately this zero-temperature-coefficient bias point occurs rather close to
pinch-off where IDS and gm are usually too small to be of value.



Common-source amplifier
   The circuit of a common-source FET amplifier is shown in Fig. 7.11a. It is left to
capacitors omitted) and to prove that

Also, rin=RG.

Series feedback amplifier
   If series negative feedback is introduced by including an undecoupled source resistor
(RS) as shown in Fig. 7.11b, the voltage gain is reduced to

And, again, rin=RG.
In design, the gate resistor (RG) should be chosen to meet the input resistance
specification, provided that the effect of IGSS and its temperature dependence does
not unduly upset the bias conditions. In order to meet stringent bias stability and
high input resistance specifications it may be necessary to use the bootstrap bias
technique which enhances a low-valued bias resistance (for d.c.stability) into a high
a.c. signal input resistance.

Source follower
   If the output signal is taken from the source terminal, the source-follower circuit
of Fig. 7.11c results. The voltage gain of this circuit is given by

   Since the gm for a FET is usually much lower than that of a BJT, any attempt to
use a high value of RS would appear to prove useful in achieving a voltage gain
close to unity. However, for a constant voltage across RS, as RS is increased so the
drain bias current must decrease and gm also decreases in sympathy. A maximum
gmRS product usually is realized for only moderate values of RS, and the voltage
gain is unlikely to exceed 0.9. The solution to this problem is to replace RS with a
high output resistance current source thus achieving a high effective resistance in
the source with a minimal d.c. voltage drop.
  It can be proved that the output resistance of the source-follower is:

which, again owing to the relatively low gm of a FET, is significantly higher
than the output resistance of the emitter-follower counterpart.
The input resistance of the simple source-follower is equal to RG but bootstrap
bias techniques can raise this value.
Prove the voltage gain expressions for the common-source, series feedback and
source-follower amplifiers given in Equations 7.20, 7.22 and 7.24. Also prove that
the output resistance of a source-follower is as given in Equation 7.25.

Differential amplifier
   Matched FETs can be used in a differential amplifier configuration to achieve a very
high a.c. input resistance (1012 ) and extremely low d.c. input currents (30 pA).
FET and bipolar technologies have been combined in BIFET operational
amplifiers, the FET input stage improving the input performance compared with
all-bipolar circuits. Operational amplifiers using only MOSTs are also available.

Fuente: "Transistor Circuit Techniques" G. J. Ritchie Third Edicion
Asignatura: EES
Nombre: María José Nieto Cárdenas

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