En la figura 5.4 se ha aplicado un voltaje positivo VDS y a través del canal y la compuerta se ha conectado en forma directa a la fuente para establecer la condición VGS= 0 V. El resultado es que las terminales de compuerta y fuente se hallan al mismo potencial y hay una región de agotamiento en el extremo inferior de cada material p. En el instante que el voltaje vDD ( = VDS) se aplica, los electrones serán atraídos hacia la terminal de drenaje, estableciendo la corriente convencional ID con la dirección definida de la figura 5.4. La trayectoria del flujo de carga revela con claridad que las comentes de fuente y drenaje son equivalentes (ID=Is).
Bajo las condiciones que aparecen en la figura 5.4, el flujo de carga es relativamente permitido y limitado únicamente por la resistencia del canal-n entre el drenaje y la fuente. 
Figura 5.4 JFET en la región VGS = 0 V y VDS > 0 V.
Es importante observar que la región de agotamiento es más ancha cerca del extremo superior de ambos materiales tipo p.
La razón para el cambio en la anchura de la región se puede describir mejor con la ayuda de la figura 5.5. Suponiendo una resistencia uniforme en el canal-n, la resistencia del canal puede dividirse en las partes que aparecen en la figura 5.5.
La corriente ID establecerá los niveles de voltaje a través del canal, como se indica en la misma figura.
El resultado es que la región superior del material tipo p estará inversamente polarizada alrededor de los 1.5 V, con la región inferior inversamente polarizada sólo en los 0.5 V. Recuérdese, la explicación de la operación del diodo, que cuanto mayor sea la polarización inversa aplicada, mayor será la anchura de la región de agotamiento, de aquí la distribución de la región de agotamiento que se muestra en la figura 5.5. El hecho de que la unión
p-n esté inversamente polarizada en la longitud del canal da por resultado una corriente de
compuerta de cero amperes, como se ilustra en la misma figura. El hecho que iG = O A es una importante característica del JFET.
Figura 5.5 Variación de los potenciales de polarización inversa a través de la unión p-n de un
JFET de canal n.
En cuanto el voltaje VDS se incrementa de O a unos cuantos voltios, la corriente aumentará según se determina por la ley de Ohm, y la gráfica de ID contra VDS aparecerá como se ilustra en la figura 5.6.
La relativa linealidad de la gráfica revela que para la región de valores inferiores de VDS la resistencia es esencialmente una constante. A medida que VDS se incrementa y se aproxima a un nivel denominado como Vp en la figura 5.6, las regiones de agotamiento de la figura 5.4 se ampliarán, ocasionando una notable reducción en la anchura del canal.
La reducida trayectoria de conducción causa que la resistencia se incremente, y provoca la curva en la gráfica de la figura 5.6. Cuanto más horizontal sea la curva, más grande será la resistencia, lo que sugiere que la resistencia se aproxima a "infinitos" ohmios en la región horizontal. Si VDS se incrementa hasta un nivel donde parezca que las dos regiones de agotamiento se "tocarían", como se ilustra en la figura 5.7, se tendría una condición denominada como estrechamiento (pinch-off). El nivel de VDS que establece esta condición se conoce como el voltaje dé estrechamiento y se denota por Vp, como se muestra en la figura 5.6. En realidad, el término "estrechamiento" es un nombre inapropiado en cuanto a que sugiere que la corriente ID disminuye, al estrecharse el canal, a 0 A. Sin embargo, como se muestra en la figura 5.6, es poco probable que ocurra este caso, ya que ID mantiene un nivel de saturación definido como IDSS en la figura 5.6. En realidad existe todavía un canal muy pequeño, con una corriente de muy alta densidad.
El hecho de que ID no caiga por el estrechamiento y mantenga el nivel de saturación indicado en la figura 5.6 se verifica por el siguiente hecho: la ausencia de una corriente de drenaje eliminaría la posibilidad de diferentes niveles de potencial a través del canal de material n, para establecer los niveles de variación de polarización inversa a lo largo de la unión p-n.
El resultado sería una pérdida de la distribución de la región de agotamiento, que ocasiona en primer lugar el estrechamiento.
Figura 5.6 ID contra VDS para VGS = 0 V.
Figura 5.7 Estrechamiento (VGS = 0 V, VDS = Vp).
A medida que VDs incrementa su valor más allá de Vp, la región de estrechamiento entre las dos regiones de agotamiento aumentará en longitud a lo largo del canal, pero el nivel de
ID continúa siendo fundamentalmente el mismo.
Por tanto, esencialmente, una vez que VDS > Vp el JFET posee las características de una fuente de corriente. Como se muestra en la figura 5.8, la corriente está fija en ID=IDSS, pero el voltaje VDS y (para niveles > Vp) se determina por la carga aplicada.
La elección de la notación para IDSS se deriva del hecho de que es la corriente de drenaje a fuente con una conexión en corto circuito de la compuerta a la fuente.
A medida que continuemos investigando las características del dispositivo hallaremos que: Idss es la máxima corriente de drenaje, para un JFET y se define por las condiciones
VGS= 0 V y VDS > Vp. Nótese en la figura 5.6 que VGS = O V para la longitud total de la curva.
Los breves párrafos siguientes describirán cómo se afectan las características de la figura 5.6 a causa de los cambios en el nivel de VGS.
Figura 5.8 Fuente de corriente equivalente para VGS = 0 V, VDS > Vp .VGS < o v
El voltaje de la compuerta a la fuente, que se denota como VGS es el voltaje de control del JFET. Del mismo modo que fueron establecidas varias curvas de IC contra VCE para diferentes niveles de IB para el transistor BJT, pueden desarrollarse curvas de ID contra VDS para varios niveles de VGS para el JFET. Para el dispositivo de canal n el voltaje de control VGS se hace más y más negativo con respecto a su nivel de VGS= O V. En otras palabras, la terminal de compuerta se situará en niveles de potencia cada vez más bajos en comparación con la fuente.
En la figura 5.9 se ha aplicado un voltaje negativo de -1 V entre las terminales de compuerta y fuente para un nivel bajo de VDS.
El efecto de la polarización negativa aplicada VGS es el de establecer regiones de agotamiento semejantes a las obtenidas con Vgs = 0 V pero a menores niveles de VDS. Por lo tanto, el resultado de aplicar una polarización negativa a la compuerta es el de alcanzar el nivel de saturación a un nivel menor de VDS, como se ilustra en la figura 5.10 para
VGS = -1 V.
El nivel de saturación resultante para ID se ha reducido y de hecho continuará disminuyendo en tanto VGS continúe haciéndose más y más negativo.
Eventualmente, cuando vGS = -Vp, VGS, será lo suficientemente negativo para establecer un nivel de saturación que es esencialmente de O mA, y para todos los fines prácticos el dispositivo se habrá "apagado". En resumen: El nivel de vGS que resulta en ID = 0 mA se define por VGS = Vp, siendo Vp, un voltaje negativo para dispositivos de canal n y un voltaje positivo para JFETs de canal-p.
Figura 5.9 Aplicación de un voltaje negativo a la compuerta de un JFET.
En la mayoría de las hojas de especificaciones, el voltaje de estrechamiento se especifica como VGS (apagado), en lugar de Vp.
CARACTERÍSTICAS DE AMPLIFICADORES
Una de las características mas importantes del FET es su alta impedancia de entrada. En un nivel de I hasta varios cientos de mega Homs.
Una característica muy importante en el diseño de sistemas amplificadores lineales de CA. Por otro lado, el transistor BJT tiene una sensibilidad mucho mayor a los cambios en la señal aplicada.
En otras palabras, la variación en la corriente de salida es por lo general mucho mayor para los BJT que para los FET, con el mismo cambio en el voltaje.
Por esta razón, las ganancias típicas de voltaje de CA para amplificadores BJT son mucho mayores que para FET.
En general, los FET son mas estables con relación a la temperatura que los BJT, y los FET son normalmente mas pequeños en construcción que los BJT, haciéndolos particularmente útiles en circuitos integrados ( CI ). Sin embargo, las características de construcción de algunos FET pueden hacerlos mas sensibles al manejo que los BJT.
Nombre: María José Nieto Cárdenas
Asignatura: EES
Fuente: http://www.elprisma.com/apuntes/ingenieria_electrica_y_electronica/transistoresfet/default10.asp
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