JFET. CIRCUITOS DE APLICACIÓN

En la figura 5.4 se ha aplicado un voltaje positivo VDS y a través del canal y la compuerta se ha conectado en forma directa a la fuente para establecer la condición VGS= 0 V. El resultado es que las terminales de compuerta y fuente se hallan al mismo potencial y hay una región de agotamiento en el extremo inferior de cada material p. En el instante que el voltaje vDD ( = VDS) se aplica, los electrones serán atraídos hacia la terminal de drenaje, estableciendo la corriente convencional ID con la dirección definida de la figura 5.4. La trayectoria del flujo de carga revela con claridad que las comentes de fuente y drenaje son equivalentes (ID=Is).

Bajo las condiciones que aparecen en la figura 5.4, el flujo de carga es relativamente permitido y limitado únicamente por la resistencia del canal-n entre el drenaje y la fuente.

Figura 5.4 JFET en la región VGS = 0 V y VDS > 0 V.

Es importante observar que la región de agotamiento es más ancha cerca del extremo superior de ambos materiales tipo p.

La razón para el cambio en la anchura de la región se puede describir mejor con la ayuda de la figura 5.5. Suponiendo una resistencia uniforme en el canal-n, la resistencia del canal puede dividirse en las partes que aparecen en la figura 5.5.

La corriente ID establecerá los niveles de voltaje a través del canal, como se indica en la misma figura. 

El resultado es que la región superior del material tipo p estará inversamente polarizada alrededor de los 1.5 V, con la región inferior inversamente polarizada sólo en los 0.5 V. Recuérdese, la explicación de la operación del diodo, que cuanto mayor sea la polarización inversa aplicada, mayor será la anchura de la región de agotamiento, de aquí la distribución de la región de agotamiento que se muestra en la figura 5.5. El hecho de que la unión

p-n esté inversamente polarizada en la longitud del canal da por resultado una corriente de

compuerta de cero amperes, como se ilustra en la misma figura. El hecho que iG = O A es una importante característica del JFET.

Figura 5.5 Variación de los potenciales de polarización inversa a través de la unión p-n de un

JFET de canal n.

En cuanto el voltaje VDS se incrementa de O a unos cuantos voltios, la corriente aumentará según se determina por la ley de Ohm, y la gráfica de ID contra VDS aparecerá como se ilustra en la figura 5.6. 

La relativa linealidad de la gráfica revela que para la región de valores inferiores de VDS la resistencia es esencialmente una constante. A medida que VDS se incrementa y se aproxima a un nivel denominado como Vp en la figura 5.6, las regiones de agotamiento de la figura 5.4 se ampliarán, ocasionando una notable reducción en la anchura del canal. 

La reducida trayectoria de conducción causa que la resistencia se incremente, y provoca la curva en la gráfica de la figura 5.6. Cuanto más horizontal sea la curva, más grande será la resistencia, lo que sugiere que la resistencia se aproxima a "infinitos" ohmios en la región horizontal. Si VDS se incrementa hasta un nivel donde parezca que las dos regiones de agotamiento se "tocarían", como se ilustra en la figura 5.7, se tendría una condición denominada como estrechamiento (pinch-off). El nivel de VDS que establece esta condición se conoce como el voltaje dé estrechamiento y se denota por Vp, como se muestra en la figura 5.6. En realidad, el término "estrechamiento" es un nombre inapropiado en cuanto a que sugiere que la corriente ID disminuye, al estrecharse el canal, a 0 A. Sin embargo, como se muestra en la figura 5.6, es poco probable que ocurra este caso, ya que ID mantiene un nivel de saturación definido como IDSS en la figura 5.6. En realidad existe todavía un canal muy pequeño, con una corriente de muy alta densidad. 

El hecho de que ID no caiga por el estrechamiento y mantenga el nivel de saturación indicado en la figura 5.6 se verifica por el siguiente hecho: la ausencia de una corriente de drenaje eliminaría la posibilidad de diferentes niveles de potencial a través del canal de material n, para establecer los niveles de variación de polarización inversa a lo largo de la unión p-n.

El resultado sería una pérdida de la distribución de la región de agotamiento, que ocasiona en primer lugar el estrechamiento.

Figura 5.6 ID contra VDS para VGS = 0 V.

Figura 5.7 Estrechamiento (VGS = 0 V, VDS = Vp).

A medida que VDs incrementa su valor más allá de Vp, la región de estrechamiento entre las dos regiones de agotamiento aumentará en longitud a lo largo del canal, pero el nivel de

ID continúa siendo fundamentalmente el mismo.

Por tanto, esencialmente, una vez que VDS > Vp el JFET posee las características de una fuente de corriente. Como se muestra en la figura 5.8, la corriente está fija en ID=IDSS, pero el voltaje VDS y (para niveles > Vp) se determina por la carga aplicada.

La elección de la notación para IDSS se deriva del hecho de que es la corriente de drenaje a fuente con una conexión en corto circuito de la compuerta a la fuente. 

A medida que continuemos investigando las características del dispositivo hallaremos que: Idss es la máxima corriente de drenaje, para un JFET y se define por las condiciones

VGS= 0 V y VDS > Vp. Nótese en la figura 5.6 que VGS = O V para la longitud total de la curva. 

Los breves párrafos siguientes describirán cómo se afectan las características de la figura 5.6 a causa de los cambios en el nivel de VGS.

Figura 5.8 Fuente de corriente equivalente para VGS = 0 V, VDS > Vp  .VGS < o v

El voltaje de la compuerta a la fuente, que se denota como VGS es el voltaje de control del JFET. Del mismo modo que fueron establecidas varias curvas de IC contra VCE para diferentes niveles de IB para el transistor BJT, pueden desarrollarse curvas de ID contra VDS para varios niveles de VGS para el JFET. Para el dispositivo de canal n el voltaje de control VGS se hace más y más negativo con respecto a su nivel de VGS= O V. En otras palabras, la terminal de compuerta se situará en niveles de potencia cada vez más bajos en comparación con la fuente.

En la figura 5.9 se ha aplicado un voltaje negativo de -1 V entre las terminales de compuerta y fuente para un nivel bajo de VDS.

El efecto de la polarización negativa aplicada VGS es el de establecer regiones de agotamiento semejantes a las obtenidas con Vgs = 0 V pero a menores niveles de VDS. Por lo tanto, el resultado de aplicar una polarización negativa a la compuerta es el de alcanzar el nivel de saturación a un nivel menor de VDS, como se ilustra en la figura 5.10 para

 VGS = -1 V. 

El nivel de saturación resultante para ID se ha reducido y de hecho continuará disminuyendo en tanto VGS continúe haciéndose más y más negativo.

Eventualmente, cuando vGS = -Vp, VGS, será lo suficientemente negativo para establecer un nivel de saturación que es esencialmente de O mA, y para todos los fines prácticos el dispositivo se habrá "apagado". En resumen: El nivel de vGS que resulta en ID = 0 mA se define por VGS = Vp, siendo Vp, un voltaje negativo para dispositivos de canal n y un voltaje positivo para JFETs de canal-p.

Figura 5.9 Aplicación de un voltaje negativo a la compuerta de un JFET.

En la mayoría de las hojas de especificaciones, el voltaje de estrechamiento se especifica como VGS (apagado), en lugar de Vp.

CARACTERÍSTICAS DE AMPLIFICADORES

Una de las características mas importantes del FET es su alta impedancia de entrada. En un nivel de I hasta varios cientos de mega Homs.

Una característica muy importante en el diseño de sistemas amplificadores lineales de CA. Por otro lado, el transistor BJT tiene una sensibilidad mucho mayor a los cambios en la señal aplicada. 

En otras palabras, la variación en la corriente de salida es por lo general mucho mayor para los BJT que para los FET, con el mismo cambio en el voltaje.

Por esta razón, las ganancias típicas de voltaje de CA para amplificadores BJT son mucho mayores que para FET.

En general, los FET son mas estables con relación a la temperatura que los BJT, y los FET son normalmente mas pequeños en construcción que los BJT, haciéndolos particularmente útiles en circuitos integrados  ( CI ). Sin embargo, las características de construcción de algunos FET pueden hacerlos mas sensibles al manejo que los BJT.

Nombre: María José Nieto Cárdenas

Asignatura: EES

Fuente: http://www.elprisma.com/apuntes/ingenieria_electrica_y_electronica/transistoresfet/default10.asp

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Amplificadores con FET (transistor efecto de campo)

Amplificador surtidor común

   El FET, por sus características especiales, (alta impedancia de entrada, mejor respuesta de frecuencia que los transistores bipolares, bajo ruido) se utiliza con frecuencia en amplificadores.

   En el primer circuito se grafica un amplificador que utiliza dos baterías.

   La batería VGG se utiliza para polarizar la compuerta del transistor. La tensión en la compuerta será negativa (-VGG), pues no hay caída de tensión, en corriente continua, en la resistencia RG.

(Acordarse de que no hay paso de corriente entre la compuerta G y el surtidor S y la corriente que suministra la fuente Vin es de corriente alterna)

De esta manera la tensión en la compuerta será más negativa que la tensión  en el surtidor.

Autopolarización

   Para utilizar sólo una batería, la batería de polarización VGG se reemplaza por un resistor Rs, que se conecta entre el terminal surtidor S y el común (ver punto T). La corriente continua que pasa por el surtidor también pasará por el resistor RS y causará una caída de tensión VS = IS x RS.

   La corriente de surtidor y la corriente de drenaje son iguales (IS = ID) debido a que no existe corriente de compuerta. Entonces la caída de tensión en RS es igual a VS = ID x RS.

Esta caída de tensión tiene una polaridad con el signo (+) en el terminal surtidor del FET y de signo (-) en el común (ver punto T). Esto significa que el común tiene una tensión inferior o más negativa que el terminal S del FET.

Como no hay caída de tensión en la resistencia RG (se explicó anteriormente) la tensión en VG es inferior a la tensión en VS. De esta manera se logra polarizar la compuerta G del FET con una sola batería y a este tipo de polarización se le llama autopolarización.

Amplificadores con FET (Transistor efecto de campo)
Equivalente AC, ganancia de tensión del amplificador surtidor común

   El amplificador surtidor común con FET de la figura tiene dos condensadores de bloqueo. Uno para separar el amplificador de la fuente de señal que lo alimenta (C1) y otro (C2) que aísla el amplificador de la próxima etapa (la etapa que recibe la señal amplificada).

   También hay un condensador de derivación Cs (en paralelo con la resistencia Rs). Estos condensadores se escogen para que, en el rango de frecuencias a que va a trabajar este amplificador, se comporten como cortos circuitos.

   En el análisis de pequeña señal (señal alterna), la fuente de tensión de corriente continua (VDD) se cortocircuita. El circuito del amplificador entonces se puede representar como en la siguiente figura

Ganancia de tensión

   La ganancia de tensión se obtiene con la fórmula: AV = - Vout / Vin

Donde:
AV = Ganancia de tensión
Vout = Tensión de salida
Vin = Tensión de entrada

El signo negativo significa que la salida sale invertida con respecto a la entrada

Otra forma de obtener la ganancia es con la siguiente fórmula: AV = - gm x RL.

En esta fórmula aparece el valor de la transconductancia (gm). gm = ID / VGS

Este cociente está definido como la razón de un pequeño cambio en la corriente de drenaje entre un pequeño cambio en la tensión compuerta - surtidor, cuando VDS es constante.

La transconductancia da información acerca de la capacidad del FET de suministrar cambios de corriente de drenage (ID) cuando se cambia la tensión de compuerta surtidor (VGS)

Nombre: María José Nieto Cárdenas

Asignatura: EES

Fuentes: http://www.unicrom.com/Tut_amp-surtidor-comun-fet-equival-AC.asp

             http://www.unicrom.com/Tut_amplificador-surtidor-comun-fet.asp

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FET: Transistor de efecto de campo, curva característica, resistencia del canal

El FET es un dispositivo semiconductor que controla un flujo de corriente por un canal semiconductor, aplicando un campo eléctrico perpendicular a la trayectoria de la corriente.

   El FET está compuesto de una parte de silicio tipo N, a la cual se le adicionan dos regiones con impurezas tipo P llamadas compuerta (gate) y que están unidas entre si.

Los terminales de este tipo de transistor se llaman Drenador (drain), Fuente (source) y el tercer terminal es la compuerta (gate) que ya se conoce. La región que existe  entre el drenador y la fuente y que es el camino obligado de los electrones se llama "canal". La corriente circula de Drenaje (D)  Fuente (S).

   


Este tipo de transistor se polariza de manera  diferente al transistor bipolar. El terminal de drenaje se polariza positivamente con respecto al terminal de fuente (Vdd) y la compuerta o gate se polariza negativamente con respecto a la fuente (-Vgg).

   A mayor voltaje -Vgg, más angosto es el canal y más difícil para la corriente pasar del terminal drenador (drain) al terminal fuente o source. La tensión -Vgg para la que el canal queda cerrado se llama "punch-off" y es diferente para cada FET

   El FET es controlado por tensión y los cambios en tensión de la compuerta (gate) a fuente (Vgs) modifican la región de rarefacción y causan que varíe el ancho del canal

La curva característica del FET

   Este gráfico muestra que al aumentar el voltaje Vds (voltaje drenador - fuente), para un Vgs (voltaje de compuerta) fijo, la corriente aumenta rápidamente (se comporta como una resistencia) hasta llegar a un punto A (voltaje de estricción), desde donde la corriente se mantiene casi constante hasta llegar a un punto B (entra en la región de disrupción o ruptura), desde donde la corriente aumenta rápidamente hasta que el transistor se destruye.

   Si ahora se repite este gráfico para más de un voltaje de compuerta a surtidor (Vgs), se obtiene un conjunto de gráficos. Ver que Vgs es "0" voltios o es una tensión de valor negativo.
Si Vds se hace cero por el transistor no circulará ninguna corriente. (ver gráficos a la derecha)

Para saber cual es el valor de la corriente se utiliza la fórmula de la curva característica de transferencia del FET.
Ver gráfico de la curva característica de transferencia de un transistor FET de canal tipo P en el gráfico inferior. La fórmula es: ID = IDSS (1 - [Vgs / Vgs (off)] )

donde:
- IDSS es el valor de corriente cuando la Vgs = 0
- Vgs (off) es el voltaje cuando ya no hay paso de corriente entre drenaje y fuente (ID = 0)
- Vgs es el voltaje entre entre la compuerta y la fuente para la que se desea saber ID

Resistencia del canal RDS

   Como Vgs es el voltaje que controla el paso de la corriente ID (regula el ancho del canal), se puede comparar este comportamiento como un resistor cuyo valor depende del voltaje VDS. Esto es sólo válido para Vds menor que el voltaje de estricción (ver punto A en el gráfico).

Entonces si se tiene la curva característica de un FET, se puede encontrar La resistencia RDS con la siguiente fórmula: RDS = VDS / ID

Los símbolos del FET son:

                           
Fet canal N                                   Fet canal P

Nombre: María José Nieto Cárdenas
Asignatura: EES
Fuente: http://www.unicrom.com/Tut_Fet.asp

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Junction field-effect transistors

The field effect transistor was proposed by Julius Lilienfeld in US patents in 1926 and 1933 (1,900,018). Moreover, Shockley, Brattain, and Bardeen were investigating the field effect transistor in 1947. Though, the extreme difficulties sidetracked them into inventing the bipolar transistor instead. Shockley's field effect transistor theory was published in 1952. However, the materials processing technology was not mature enough until 1960 when John Atalla produced a working device.

A field effect transistor (FET) is a unipolar device, conducting a current using only one kind of charge carrier. If based on an N-type slab of semiconductor, the carriers are electrons. Conversely, a P-type based device uses only holes.

At the circuit level, field effect transistor operation is simple. A voltage applied to the gate, input element, controls the resistance of the channel, the unipolar region between the gate regions. (Figure below) In an N-channel device, this is a lightly doped N-type slab of silicon with terminals at the ends. The source and drain terminals are analogous to the emitter and collector, respectively, of a BJT. In an N-channel device, a heavy P-type region on both sides of the center of the slab serves as a control electrode, the gate. The gate is analogous to the base of a BJT.

“Cleanliness is next to godliness” applies to the manufacture of field effect transistors. Though it is possible to make bipolar transistors outside of a clean room, it is a necessity for field effect transistors. Even in such an environment, manufacture is tricky because of contamination control issues. The unipolar field effect transistor is conceptually simple, but difficult to manufacture. Most transistors today are a metal oxide semiconductor variety (later section) of the field effect transistor contained within integrated circuits. However, discrete JFET devices are available.

Junction field effect transistor cross-section.

A properly biased N-channel junction field effect transistor (JFET) is shown in Figure above. The gate constitutes a diode junction to the source to drain semiconductor slab. The gate is reverse biased. If a voltage (or an ohmmeter) were applied between the source and drain, the N-type bar would conduct in either direction because of the doping. Neither gate nor gate bias is required for conduction. If a gate junction is formed as shown, conduction can be controlled by the degree of reverse bias.

Figure below(a) shows the depletion region at the gate junction. This is due to diffusion of holes from the P-type gate region into the N-type channel, giving the charge separation about the junction, with a non-conductive depletion region at the junction. The depletion region extends more deeply into the channel side due to the heavy gate doping and light channel doping.

N-channel JFET: (a) Depletion at gate diode. (b) Reverse biased gate diode increases depletion region. (c) Increasing reverse bias enlarges depletion region. (d) Increasing reverse bias pinches-off the S-D channel.

The thickness of the depletion region can be increased Figure above(b) by applying moderate reverse bias. This increases the resistance of the source to drain channel by narrowing the channel. Increasing the reverse bias at (c) increases the depletion region, decreases the channel width, and increases the channel resistance. Increasing the reverse bias V_GS at (d) will pinch-off the channel current. The channel resistance will be very high. This V_GS at which pinch-off occurs is V_P, the pinch-off voltage. It is typically a few volts. In summation, the channel resistance can be controlled by the degree of reverse biasing on the gate.

The source and drain are interchangeable, and the source to drain current may flow in either direction for low level drain battery voltage (< 0.6 V). That is, the drain battery may be replaced by a low voltage AC source. For a high drain power supply voltage, to 10's of volts for small signal devices, the polarity must be as indicated in Figure below(a). This drain power supply, not shown in previous figures, distorts the depletion region, enlarging it on the drain side of the gate. This is a more correct representation for common DC drain supply voltages, from a few to tens of volts. As drain voltage V_DS is increased,the gate depletion region expands toward the drain. This increases the length of the narrow channel, increasing its resistance a little. We say "a little" because large resistance changes are due to changing gate bias. Figure below(b) shows the schematic symbol for an N-channel field effect transistor compared to the silicon cross-section at (a). The gate arrow points in the same direction as a junction diode. The “pointing” arrow and “non-pointing” bar correspond to P and N-type semiconductors, respectively.

N-channel JFET electron current flow from source to drain in (a) cross-section, (b) schematic symbol.

Figure above shows a large electron current flow from (-) battery terminal, to FET source, out the drain, returning to the (+) battery terminal. This current flow may be controlled by varying the gate voltage. A load in series with the battery sees an amplified version of the changing gate voltage.

P-channel field effect transistors are also available. The channel is made of P-type material. The gate is a heavily dopped N-type region. All the voltage sources are reversed in the P-channel circuit (Figure below) as compared with the more popular N-channel device. Also note, the arrow points out of the gate of the schematic symbol (b) of the P-channel field effect transistor.

P-channel JFET: (a) N-type gate, P-type channel, reversed voltage sources compared with N-channel device. (b) Note reversed gate arrow and voltage sources on schematic.

As the positive gate bias voltage is increased, the resistance of the P-channel increases, decreasing the current flow in the drain circuit.

Discrete devices are manufactured with the cross-section shown in Figure below. The cross-section, oriented so that it corresponds to the schematic symbol, is upside down with respect to a semiconductor wafer. That is, the gate connections are on the top of the wafer. The gate is heavily doped, P⁺, to diffuse holes well into the channel for a large depletion region. The source and drain connections in this N-channel device are heavily doped, N⁺ to lower connection resistance. However, the channel surrounding the gate is lightly doped to allow holes from the gate to diffuse deeply into the channel. That is the N^- region.

Junction field effect transistor: (a) Discrete device cross-section, (b) schematic symbol, (c) integrated circuit device cross-section.

All three FET terminals are available on the top of the die for the integrated circuit version so that a metalization layer (not shown) can interconnect multiple components. (Figure above(c) ) Integrated circuit FET's are used in analog circuits for the high gate input resistance.. The N-channel region under the gate must be very thin so that the intrinsic region about the gate can control and pinch-off the channel. Thus, gate regions on both sides of the channel are not necessary.

Junction field effect transistor (static induction type): (a) Cross-section, (b) schematic symbol.

The static induction field effect transistor (SIT) is a short channel device with a buried gate. (Figure above) It is a power device, as opposed to a small signal device. The low gate resistance and low gate to source capacitance make for a fast switching device. The SIT is capable of hundreds of amps and thousands of volts. And, is said to be capable of an incredible frequency of 10 gHz.[YYT]

Metal semiconductor field effect transistor (MESFET): (a) schematic symbol, (b) cross-section.

The Metal semiconductor field effect transistor (MESFET) is similar to a JFET except the gate is a schottky diode instead of a junction diode. A schottky diode is a metal rectifying contact to a semiconductor compared with a more common ohmic contact. In Figure above the the source and drain are heavily doped (N⁺). The channel is lightly doped (N^-). MESFET's are higher speed than JFET's. The MESET is a depletion mode device, normally on, like a JFET. They are used as microwave power amplifiers to 30 gHz. MESFET's can be fabricated from silicon, gallium arsenide, indium phosphide, silicon carbide, and the diamond allotrope of carbon.

• REVIEW:
• The unipolar junction field effect transistor (FET or JFET) is so called because conduction in the channel is due to one type of carrier
• The JFET source, gate, and drain correspond to the BJT's emitter, base, and collector, respectively.
• Application of reverse bias to the gate varies the channel resistance by expanding the gate diode depletion region.

Source: http://www.allaboutcircuits.com/vol_3/chpt_2/9.html